一种基于 FPGA 的模拟位同步时钟信号传输及提取电路系统

电子信息

本实用新型涉及通信工程技术，具体涉及一种基于 FPGA 的模拟位同步时钟信号传输及提取电路系

统，包括 CLK 时钟信号，还包括 m 序列信号产生系统，模拟信道传输系统，位同步时钟提取系统；所

述 m 序列信号产生系统接 CLK 时钟信号，所述 m 序列信号产生系统、模拟信道传输系统和位同步时钟

提取系统依次连接。该提取电路系统适用时钟频率范围 1Hz~1MHz，频率精确度达到 10-5 数量级，检测

速度快（小于 3 秒），运行稳定，人机交互

未应用

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